PCB LayOut设计规则总结分享

ESJIAN

1. 整体原则

1.1 总体布局原则

功能模块划分：将电路划分为功能模块（如电源模块、信号处理模块、接口模块等），并合理布局，避免模块间相互干扰。
信号流向清晰：按照信号流向（输入到输出）进行布局，减少信号走线的迂回和交叉。
对称性与平衡性：对于差分信号或对称电路，保持布局对称，以减少失衡和干扰。

1.2. 电源与地线设计

电源线宽度：电源线宽度应足够大，以满足电流需求，通常电源线宽度大于信号线宽度。
电源去耦电容：在电源引脚附近放置去耦电容，以减少电源噪声。去耦电容的放置应尽量靠近芯片电源引脚。
地线设计：采用大面积地平面，减少地线阻抗。对于模拟和数字电路，应分开布线，并在合适的位置单点连接。
电源分割：对于多电源系统，注意电源之间的隔离和分割，避免电源之间的相互干扰。

1.3. 信号线设计

走线长度与阻抗匹配：对于高速信号，需考虑走线长度和阻抗匹配。例如，差分信号线应保持等长、等间距。
信号完整性（SI）：避免信号线过长、过细或出现锐角，减少信号反射和串扰。尽量使用45°角或圆弧走线。
信号隔离：模拟信号与数字信号应尽量分开布线，避免数字信号的噪声干扰模拟信号。
敏感信号保护：对于时钟信号、射频信号等敏感信号，应使用屏蔽或专用的微带线/带状线设计。

1.4. 元器件布局

热管理：发热元件（如功率器件、大电流电阻等）应尽量远离敏感元件（如电容、芯片等），并考虑散热措施（如散热片、风扇等）。
元件间距：元件之间应保持足够的间距，便于焊接和维修。对于高电压或高电流元件，间距应更大，以避免电弧放电。
元件方向一致性：尽量保持元件方向一致，便于阅读和维修。
敏感元件保护：对于易受干扰的元件（如晶振、传感器等），应远离干扰源（如大电流线、电感等）。

1.5. 多层板设计

层分配：合理分配信号层、电源层和地层。通常内层用于电源和地平面，外层用于信号走线。
过孔设计：尽量减少过孔数量，因为过孔会增加信号阻抗和寄生电容。过孔应尽量靠近元件引脚。
盲孔与埋孔：盲孔连接外层与一个或多个内层，但不贯穿整个板；埋孔仅连接内层，可节省空间并提高布线密度。

1.6. 防干扰设计

电磁兼容性（EMC）：采用屏蔽、滤波等措施减少电磁干扰。例如，使用金属外壳或屏蔽罩保护敏感电路。
滤波与隔离：在电源入口和信号接口处添加滤波电路，减少外部干扰进入电路。
地线隔离：对于模拟和数字地，采用星形接地或单点接地，避免地线环路。

1.7. 可制造性设计（DFM）

最小线宽与间距：根据PCB制造工艺，确保线宽和间距符合最小规格要求。
焊盘设计：焊盘尺寸应适中，避免过大或过小。对于BGA封装，焊盘设计需特别注意。
丝印清晰：元件标识和丝印应清晰可读，便于生产与维修。

1.8. 测试与调试

测试点设计：在关键信号和电源线上预留测试点，便于调试和测试。
边界扫描：对于复杂电路，可考虑采用边界扫描技术进行测试。
预留空间：预留一定的空间用于后续的修改或升级。

这些规则是电路Layout设计的基础，但具体应用时还需要根据实际的电路类型（如数字电路、模拟电路、射频电路等）和应用场景（如消费电子、工业设备、汽车电子等）进行调整和优化。

需要做到的规则
1. 隔离准则：强弱电流、大小电压、高低频率、输入输出、数字模拟等要隔离，采用空间远离或地线隔开。
2. 晶振靠近IC：晶振要尽量靠近IC，且布线要较粗。
3. 晶振外壳接地：晶振外壳必须接地。
4. 时钟线接地保护：时钟布线经连接器输出时，周围布满接地插针。
5. 模拟和数字电路电源与地线分离：模拟和数字电路分别拥有独立的电源和地线通路，尽量加宽电源与地线。
6. 单点接地：单独工作的PCB的模拟地和数字地在系统接地点附近单点汇接。
7. 母板电源与地线分离：母板的模拟和数字电路的电源和地也要分开。
8. 高速数字电路分区：高速、中速和低速数字电路要分配不同的布局区域。
9. 低电平模拟电路与数字电路分离：低电平模拟电路和数字逻辑电路要尽可能分离。
10. 多层板设计：电源平面应靠近接地平面，布线层应与整块金属平面相邻。
11. 数字与模拟电路分开：多层板设计时，数字电路和模拟电路尽量分开。
12. 时钟与高频电路隔离：时钟电路和高频电路要单独安排，远离敏感电路。
13. 减小环路面积：使用双绞线或屏蔽线，让信号线与接地线扭绞在一起。
14. 增大线间距离：减小干扰源与受感应线路之间的互感。
15. 直角布线：干扰源线路与受感应线路呈直角布线。
16. 增大电容耦合距离：增大线路间距离以减小电容耦合。
17. 线路分类：按功率电平分类，30dB功率电平为一组。
18. 不同分类导线分开敷设：不同分类的导线分别捆扎，分开敷设。
19. 电阻靠近有源器件：增益控制电阻、偏置电阻要靠近放大器和有源器件。
20. 旁路电容靠近电源输入：旁路电容要靠近电源输入处。
21. 去耦电容靠近IC：去耦电容要尽可能靠近每个IC。
22. 增大走线间距：减少电容耦合的串扰。
23. 平行布设电源线和地线：使PCB电容达到最佳。
24. 敏感线路远离高噪声线路：将敏感高频线路布设在远离高噪声电源线的位置。
25. 加宽电源线和地线：减少电源线和地线的阻抗。
26. 采用物理分割：减少不同类型信号线之间的耦合。
27. 局部去耦：在电源输入口与PCB之间用大容量旁路电容进行低频脉动滤波。
28. 布线分离：采用3W规范处理关键信号通路。
29. 保护线路接地：对关键信号采用两面地线保护，两端都要接地。
30. 单层PCB地线宽度：地线至少保持1.5mm宽，跳线和地线宽度变化保持最低。
31. 双层PCB布线：优先使用地格栅/点阵布线，宽度保持1.5mm以上。
32. 保护环：用地线围成环形，隔离逻辑电路。
33. 多层板PCB电容：利用电源面和地面产生PCB电容。
34. 高速与低速电路布局：高速电路接近接地面，低速电路接近电源面。
35. 相邻层走线正交：避免不同信号线在相邻层走成同一方向。
36. 避免天线效应：不允许出现一端浮空的布线。
37. 阻抗匹配：同一网格的布线宽度保持一致，减少反射。
38. 防止信号线自环：避免信号线在不同层间形成自环。
39. 短线规则：布线尽量短，特别是重要信号线。
40. 倒角规则：避免产生锐角和直角，所有线与线的夹角应大于135度。
41. 滤波电容连接：滤波电容焊盘到连接盘的线应采用0.3mm的粗线连接。
42. 高频部分布局：将高频部分设在接口部分，减少布线长度。
43. 避免平面层分割：避免电源和地层的挖空区域相互连接。
44. 电源层投影不重叠：不同电源层在空间上避免重叠。
45. 3W规则：线中心距不少于3倍线宽，减少线间窜扰。
46. 20H规则：内缩20H限制电场。
47. 五五准则：时钟频率到5MHz或脉冲上升时间小于5ns时，采用多层板。
48. 混合信号PCB分区：模拟部分和数字部分分区，A/D转换器跨分区放置。
49. 多层板设计：多层板是较好的EMC防护设计。
50. 信号与电源电路独立接地：信号电路与电源电路各自独立接地。
51. 信号回流地线独立：信号回流地线用独立的低阻抗接地回路。
52. 接地线长度：接地线长度小于1/4波长。
53. 强弱信号地线分开：强信号与弱信号的地线要单独安排。
54. 多点接地与单点接地：根据频率选择合适的接地方式。
55. 避免地环路：电源线应靠近地线平行布线。
56. 散热器接地：散热器要与单板内电源地或屏蔽地连接。
57. 数字地与模拟地分开：地线加宽。
58. 高速、中速、低速电路布局：注意不同的布局区域。
59. 专用零伏线：电源线的走线宽度≥1mm。
60. 电源与地线分布：电源与地要呈“井”字形分布。
61. 直角布线：干扰源线路与受感应线路呈直角布线。
62. 分类导线敷设：不同分类的导线分别捆扎，分开敷设。
63. 360°屏蔽：为内导体提供360°的完整包裹。
64. 多层板设计：电源层和地层要相邻。
65. 电源分离：用接地分离每个电源。
66. 过孔设计：高速通道的过孔要尽可能最小。
67. 避免短截线：避免在高频和敏感的信号线路使用短截线。
68. 避免星形信号排列：避免用于高速和敏感信号线路。
69. 辐射型信号排列：保持信号路径宽度不变。
70. 地线环路面积：保持信号路径和它的地返回线紧靠在一起。
71. 时钟电路布局：时钟电路尽量靠近微处理器。
72. 时钟区隔离：用地线圈起隔离。
73. 元件布局原则：将模拟电路与数字电路分工。
74. 电路板分区：各分区电路地线相互并联，一点接地。
75. 信号线保护：重要信号线两侧加上保护地。
76. I/O接口电路布局：尽量靠近印刷板边缘。
77. 敏感元件布局：敏感元件下面避免走线。
78. 高速数据接口布局：按信号频率渐进布局。
79. 信号线长度：信号线越短越好。
80. 45度或圆弧折线布线：避免使用90度折线。
81. 避免90度折线：减少高频噪声发射。
82. 晶振布线：晶振与单片机引脚尽量靠近。
83. 电路板分区：将干扰源与敏感元件远离。
84. 数字区与模拟区隔离：用地线隔离。
85. 大功率器件接地：单独接地。
86. 减少回路环面积：降低感应噪声。
87. 电源线和地线加粗：降低耦合噪声。
88. IC器件直接焊接：少用IC座。
89. 参考点设置：设置在边框线的交点上。
90. 网格布局：推荐使用25mil网格。
91. 连线最短：关键信号线最短。
92. 元件方向一致：便于生产和调试。
93. 元件布局：便于调试和维修。
94. 元件间距：保持足够的间距。
95. 去耦电容靠近芯片：形成最短回路。
96. 旁路电容分布：均匀分布在集成电路周围。
97. 电源分割：使用同一种电源的元件放在一起。
98. 阻容器件布局：根据属性合理布局。
99. 匹配电阻布局：多负载终端匹配放在信号最远端。
100. 匹配电阻靠近驱动端：距离不超过500mil。
101. 字符调整：保证字符信息清晰可见。
102. 关键信号线优先：电源、模拟小信号等优先布线。
103. 环路最小规则：信号线与其回路构成的环面积要尽可能小。
104. 接地引线最短：缩短并加粗接地引线。
105. 单点接地：防止放电电流流过内部电路。
106. 屏蔽敏感部件：与能产生电磁干扰的部件隔离。
107. 布线层与金属平面相邻：产生通量对消作用。
108. 接地点间距：小于最高频率波长的1/20。
109. 电源线和地线靠近：降低电源阻抗。
110. 信号走线最短：特别是高频信号。
111. 电气安全设计：导体间距符合电气安全规范。
112. 增加地平面：靠近双面板位置。
113. 连接点距离：确保在40mm以内。
114. 连接器外壳接地：连接到机箱地。
115. 保护环：放置宽的导电保护环。
116. 使用多层PCB：减少共模阻抗和感性耦合。
117. 内层线设计：类似法拉第盒。
118. 连接器布局：尽量放在电路板一侧。
119. 连接器下方地平面：放置宽的地平面。
120. 安装孔设计：不涂覆焊料。
121. 隔离区设置：保持间隔距离。
122. 环形地防范ESD：设置环形地通路。
123. 信号线与地线并行：信号线长度大于300mm时。
124. 敏感电路布局：放在PCB中间。
125. 安装孔连接：根据需求选择连接方式。
126. 受保护信号线与不受保护信号线：禁止并行排列。
127. 复位、中断和控制信号线：采用高频滤波，远离输入输出电路。
128. 机箱内电路板布局：不安装在开口位置或内部接缝处。
129. 静电敏感电路板布局：放在最中间，人工不易接触到的部位。
130. 两块金属块邦定：采用固体邦定带，确保邦定点宽度。

禁止做的规则
1. 电源与地层重叠：不同电源层在空间上避免重叠。
2. 一端浮空布线：避免“天线效应”。
3. 线宽变化：避免同一网格布线宽度不一致。
4. 信号线自环：防止信号线在不同层间形成自环。
5. 长信号线：重要信号线尽量短。
6. 锐角和直角布线：避免产生不必要的辐射。
7. 高频部分布局不合理：避免高频部分布线过长。
8. 平面层分割：避免电源和地层的挖空区域相互连接。
9. 信号线并行排列：受保护信号线与不受保护信号线禁止并行排列。

2.局部原则

2.1. 模拟电路

2.2. 数字电路

2.2.1 时钟电路

引言：在一个电路系统中，时钟是必不可少的一部分。如人的心脏的作用，如果电路系统的时钟出错了，系统就会发生紊乱，因此在PCB 中设计，一个好的时钟电路是非常必要的。

我们常用的时钟电路有：无源晶振电路、有源晶振电路、时钟分配器电路，其中无源晶振电路、有源晶振电路都是产生电路脉冲的电路，而时钟分配器电路则是将已有的时钟进行分配的电路

PCB 中常用的无源晶振封装有： 2 管脚的PTH封装，SMD 封装、 4 管脚的 SMD 封装

在这里插入图片描述

尽管无源晶振有不同的规格，但它们的基本电路设计是一致的，因此 PCB 的布局、布线规则也是通用的。基本的电路设计如下图：

在这里插入图片描述

从电路原理图中可以看出，电路由晶体 +2 个负载电容组成，这两个负载电容分别为增益电容和相位电容。

title:时钟Layout绘制流程
1. 定电路类型：分清楚是**无源晶振电路、有源晶振电路、时钟分配器电路**
2. 根据对应类型，查找必须遵守的Layout原则，并边在绘制时边遵守
3. 绘制完成后，根据不能做的Layout原则，进行Layout排错修改

无源晶振电路必须遵循的规则（按照重要程度从前到后）
1. 晶振靠近主控IC放置：晶振应尽量靠近主控IC，减少走线长度，避免信号衰减和干扰。
2. 电容靠近晶振放置：负载电容应靠近晶振放置，以减少寄生电容的影响。
3. 晶振下方铺地：晶振下方所有层应铺地，增强抗干扰能力。
4. 晶振电路包地处理：对晶振电路进行包地处理，并打大量地孔，以减少电磁干扰。
5. 电源先经过旁路电容：晶振的电源引脚应先经过旁路电容，再接入晶振，以滤除电源噪声。
6. 晶振走线采取类差分走线：晶振走线应采用类差分走线，走线尽量短且直，减少信号干扰。
7. 晶振走线加粗：晶振走线宽度建议为8-12mil，以降低阻抗。
8. 晶振外壳接地：晶振外壳应接地，避免晶振向外辐射杂讯，同时防止外来信号干扰。
9. 晶振电路整体紧凑布局：晶振电路应整体紧凑，减少寄生效应。
10. 晶振走线避免过孔换层：晶振走线尽量在同一层完成，减少过孔换层带来的信号完整性问题。
11. 晶振电路远离发热源：晶振应远离大功率器件、电源芯片、电感等发热量大的元件。
12. 晶振电路远离电磁干扰源：晶振应远离电源线、天线等电磁干扰源。
13. 晶振电路周围打地过孔：在晶振周围打地过孔，将表层与内层地平面相连，增强屏蔽效果。
14. 晶振电路的电源滤波：在晶振电源线上添加滤波电容，以减少电源噪声。
15. 晶振电路的匹配电阻靠近晶振：如果有匹配电阻，应靠近晶振放置。
16. 晶振电路的信号线按阻抗线走线：时钟线应按50欧姆阻抗线设计，确保信号完整性。
17. 晶振电路的信号线与其他信号线保持间距：时钟信号线与其他信号线保持4W间距，减少串扰。
18. 晶振电路的信号线进行回流地处理：换层孔的200mil范围内要有回流地过孔，确保信号完整性。
19. 晶振电路的信号线避免stub线头：防止天线效应，减少额外的干扰。

无源晶振电路禁止去做的规则
1. 晶振下方走线：晶振同层下方绝对不能走线，避免信号干扰。
2. 晶振下方放置器件：晶振下方所有层不能放置器件，确保信号纯净。
3. 晶振走线形成环路：晶振走线不能形成U型或环路，避免信号反射和干扰。
4. 晶振走线过长：晶振走线不能过长，避免信号衰减和干扰。
5. 晶振走线出现锐角：晶振走线不能出现锐角，避免信号反射。
6. 晶振电路与其他信号线交叉：晶振电路不能与其他信号线交叉，避免串扰。
7. 晶振电路与其他信号线距离过近：晶振电路不能与其他信号线距离过近，避免串扰。
8. 晶振电路的电源线与其他信号线距离过近：晶振电路的电源线不能与其他信号线距离过近，避免电源噪声干扰。
9. 晶振电路的信号线与其他信号线共用过孔：晶振电路的信号线不能与其他信号线共用过孔，避免信号干扰。
10. 晶振电路的信号线与其他信号线共用地平面：晶振电路的信号线不能与其他信号线共用地平面，避免地平面噪声干扰。
11. 晶振电路的信号线与其他信号线共用电源平面：晶振电路的信号线不能与其他信号线共用电源平面，避免电源平面噪声干扰。
12. 晶振电路的信号线与其他信号线共用屏蔽地：晶振电路的信号线不能与其他信号线共用屏蔽地，避免屏蔽地噪声干扰。
13. 晶振电路的信号线与其他信号线共用回流地：晶振电路的信号线不能与其他信号线共用回流地，避免回流地噪声干扰。
14. 晶振电路的信号线与其他信号线共用匹配电阻：晶振电路的信号线不能与其他信号线共用匹配电阻，避免匹配电阻噪声干扰。
15. 晶振电路的信号线与其他信号线共用滤波电容：晶振电路的信号线不能与其他信号线共用滤波电容，避免滤波电容噪声干扰。

有源晶振电路必须遵守的规则
相比于晶体电路，晶振是有源电路，主要由三部分组成：晶振 +电源滤波电路 +源端匹
配电阻：常见电路设计如下图：

在这里插入图片描述

布局布线效果图如下：

在这里插入图片描述

布局、布线总结：

滤波电容靠近电源管脚，遵循先大后小原则摆放，小电容靠得最近；
匹配电阻靠近晶振摆放；如果原理图中没有这个电阻，可建议加上；
时钟线按 50 欧姆阻抗线来走；如果时钟线过长，可以走在内层，打孔换层处加回
流地孔；
其他信号与时钟信号保持 4W 间距；
包地处理，并加屏蔽地孔；

有源晶振电路禁止去做的规则

时钟分配电路必须遵守的规则

时钟分配器种类比较多，在设计时保证时钟分配器到各个 IC 的距离尽量短，通常放在
对称的位置，例如：

时钟分配器电路：
在这里插入图片描述

PCB 设计如下图：

在这里插入图片描述

布局、布线总结：

时钟发生电路要靠近时钟分配器，常见的时钟发生电路是晶体、晶振电路；
时钟分配电路放置在对称位置，保证到各个 IC 的时钟信号线路尽量短；
附近不要摆放大功率器件、如电源芯片、 MOS 管、电感等发热量大的器件；
时钟信号线过长时，可以走在内层，换层孔的 200mil 范围内要有回流地过孔；
时钟分配电路禁止去做的规则

上述的是最基本和最常见的晶体电路设计，也有一些变形设计，如加串阻、测试点等，
如下图 ,设计思路还是一致的：